🏠

prime_factor_fft_hls_kernels 模块深度解析

一句话概括

这个模块是 Prime Factor FFT (PFA) 1008点变换的"交通指挥系统" —— 它不负责核心的FFT计算（那是AIE内核的工作），而是专注于解决"数据如何从DDR高效地流到AIE阵列、经过重新排序后，再流回DDR"这一看似简单却至关重要的数据流工程问题。

为什么需要这个模块？—— 问题空间分析

从自然顺序到互素分解的鸿沟

Prime Factor Algorithm (PFA) FFT 的核心优势在于：当FFT长度 \(N\) 可以分解为互素的因子 \(N = N_1 \times N_2 \times ... \times N_k\) 时，可以将一维FFT转化为多维的"短长度DFT + 转置"操作，避免了混基FFT中常见的旋转因子（twiddle factor）乘法。

对于本模块针对的 1008点FFT（\(1008 = 16 \times 9 \times 7\)，三者两两互素），数据需要按照**互素映射（Ruritanian mapping）**进行重排：

\[n = \langle n_1 \cdot N/N_1 + n_2 \cdot N/N_2 + n_3 \cdot N/N_3 \rangle_N\]

这产生了一个关键问题：自然顺序输入的数据必须经过复杂的索引置换才能被AIE的短长度DFT内核正确处理。

AIE阵列的数据饥渴症

Versal AIE（AI Engine）阵列是SIMD架构，擅长向量化的复数运算，但有一个苛刻的要求：数据必须以连续的、高带宽的流形式供给。

如果简单地用CPU代码进行索引重排后再传给AIE：

  1. 延迟爆炸：DDR → CPU缓存的随机访问模式会让DDR效率降到10%以下
  2. 带宽浪费：AIE的512-bit向量接口（8个cfloat）无法被饱和
  3. 流水线断裂：AIE的数据驱动执行模型要求稳定的流，任何停顿都会空转整个阵列

为什么不用纯AIE实现？

你可能会问：既然AIE擅长数据并行，为什么不在AIE内核里做数据重排？

答案是资源效率和编程模型的权衡：

  • AIE的内存（tile memory）是有限的（通常几十KB），复杂的索引重排需要大的查找表或复杂的寻址计算
  • AIE的计算单元最适合复数乘加（MAC），而索引计算是整数运算，效率不高
  • PL（Programmable Logic，即FPGA fabric）在数据重排、流控制方面有天然优势：LUT可以实现任意索引逻辑，BRAM可以作为乒乓缓冲，AXI Stream协议天然支持流式处理

设计决策：将"计算密集型"的短长度DFT留给AIE，将"数据密集型"的DMA传输和索引重排留给PL端的HLS内核。

模块的架构角色与心智模型

交通指挥系统比喻

想象一个繁忙的港口（DDR内存）和多座工厂（AIE阵列）：

  • pfa1008_dma_src（DMA源内核）：港口的装货调度员。它负责从仓库（DDR）按批次取货，装上集装箱卡车（AXI-MM到AXI-Stream转换），并确保卡车以稳定的速度发车，不让工厂断料。

  • pfa1008_permute_i（输入置换内核）：货物重排工作站。卡车运来的货物是按自然顺序的，但工厂的流水线（AIE DFT内核）要求按互素索引顺序。这个工作站有一个固定的"索引蓝图"，它将货物重新排序后再送往下一站。

  • pfa1008_permute_o（输出置换内核）：成品装箱工作站。工厂产出的成品是DFT后的频域数据，但客户（下游处理）要求按特定顺序接收。这个工作站再次重排，准备发货。

  • pfa1008_dma_snk（DMA汇内核）：卸货调度员。将重排后的成品从卡车（AXI-Stream）卸载回仓库（DDR），并通知系统批次完成。

数据流拓扑

graph LR A[DDR Memory
AXI4-MM] -->|pfa1008_dma_src| B[AXI4-Stream] B -->|pfa1008_permute_i| C[Permuted Stream] C -->|To AIE Array| D[DFT7/DFT9
AIE Kernels] D -->|From AIE Array| E[Output Stream] E -->|pfa1008_permute_o| F[Reordered Output] F -->|pfa1008_dma_snk| G[DDR Memory
AXI4-MM]

关键观察：这是一个双边对称的流水线架构。输入侧（Src + Permute_i）和输出侧（Permute_o + Snk）形成镜像。这种对称性反映了FFT的数学性质：输入需要逆序或重排，输出通常也需要对应的重排（或共轭重排）。

核心组件详解

1. DMA数据搬运器（fft_dma_data_movers）

子模块链接：fft_dma_data_movers

包含两个对称的内核：

  • pfa1008_dma_src（DMA源）：将DDR的AXI4-MM接口转换为AXI4-Stream，实现"内存到流"的桥接。它处理了AXI协议的突发传输（burst）优化，将分散的内存访问聚合为高带宽的流突发。

  • pfa1008_dma_snk（DMA汇）：将AXI4-Stream转换回AXI4-MM写回DDR。它负责流控（back-pressure）管理和写响应处理，确保数据完整落盘。

设计权衡：为什么选择HLS编写而不是使用Xilinx提供的AXI-DMA IP核？

  1. 定制化协议：需要与AIE的AXIS接口精确对齐（特定的TLAST/TKEEP行为）
  2. 紧耦合优化：DMA和Permute内核可以深度流水线化，减少中间缓冲
  3. 教程/演示目的：展示如何用HLS实现自定义数据搬运逻辑，给开发者参考

2. 输入置换内核（fft_input_permutation_kernel）

子模块链接：fft_input_permutation_kernel

pfa1008_permute_i 实现了PFA FFT所需的输入重排（index digit reversal / Ruritanian mapping）。

对于 \(N = 1008 = 16 \times 9 \times 7\)，自然顺序索引 \(n\) 映射到三维索引 \((n_2, n_1, n_0)\)，其中：

  • \(n_2 \in [0, 15]\) （对应因子16）
  • \(n_1 \in [0, 8]\) （对应因子9）
  • \(n_0 \in [0, 6]\) （对应因子7）

Ruritanian映射确保当AIE内核按特定顺序处理短DFT时，数据已经被正确分组。

实现特点：

  • 使用HLS的 DATAFLOW pragma实现流式处理
  • 内部使用乒乓缓冲（ping-pong buffers）实现无停顿的重排
  • 索引计算使用预计算的查找表（LUT）或优化的模运算逻辑

3. 输出置换内核（fft_output_permutation_kernel）

子模块链接：fft_output_permutation_kernel

pfa1008_permute_o 实现了PFA FFT的输出重排。在PFA算法中，经过各阶段短DFT计算后，输出的频域数据索引需要重新排列才能回到自然顺序（或所需的特定顺序）。

数学上，这通常涉及中国余数定理（CRT）映射或**数字反转（digit reversal）**操作的逆操作。

对称性注意：输出置换内核与输入置换内核在架构上高度对称，但索引映射函数不同。输入通常使用Ruritanian映射，输出使用CRT映射。开发者需要注意两者的索引计算逻辑差异。

跨模块依赖与系统集成

上游依赖（数据提供方）

  1. prime_factor_fft_pipeline_graphs（父模块中的兄弟模块）

    • 包含核心的AIE DFT计算内核（DFT7、DFT9等）
    • 本HLS内核模块与AIE图通过AXI4-Stream接口连接
    • 依赖关系：pfa1008_permute_i 的输出连接到AIE图的输入；AIE图的输出连接到 pfa1008_permute_o 的输入

  2. prime_factor_fft_vitis_system_integration

    • 负责将这些.xo内核对象链接成完整的Vitis系统
    • 本模块提供 .xo 文件（pfa1008_dma_src_wrapper.xo 等），由系统集成模块消费

下游依赖（数据消费方）

  1. Host Application (XRT Runtime)

    • 通过XRT API控制DMA传输的启动/停止
    • 分配DDR缓冲区，传递 buffer handles 给DMA内核

  2. Versal Platform (xdcve2802-vsvh1760-2MP-e-S)

    • 目标器件约束定义在 hls.cfg 中
    • 所有HLS综合和实现都针对此Versal器件优化

架构位置：PL侧的数据管道工

在完整的Prime Factor FFT系统中，本模块扮演 "PL侧数据管道工" 的角色：

graph TB subgraph Host["Host (ARM CPU)"] H[DDR Memory] end subgraph PL["PL (Programmable Logic)"] subgraph HLS_Kernels["prime_factor_fft_hls_kernels"] SRC[pfa1008_dma_src] PERM_I[pfa1008_permute_i] PERM_O[pfa1008_permute_o] SNK[pfa1008_dma_snk] end end subgraph AIE["AIE (AI Engine Array)"] DFT7[DFT7 Kernel] DFT9[DFT9 Kernel] DFT16[DFT16/Radix16 Kernel] end H -->|AXI-MM| SRC SRC -->|AXI-Stream| PERM_I PERM_I -->|AXI-Stream| DFT7/DFT9/DFT16 DFT7/DFT9/DFT16 -->|AXI-Stream| PERM_O PERM_O -->|AXI-Stream| SNK SNK -->|AXI-MM| H

关键洞察：本模块位于DDR和AIE阵列之间的"战略要道"上。它不仅要搬运数据，还要在PL侧完成原本需要复杂AIE编程才能实现的索引重排，释放了AIE的计算资源去专注于它最擅长的短长度DFT运算。

HLS设计决策与硬件架构

为什么使用HLS而不是RTL或纯AIE？

选项1：纯AIE实现

  • 优点：数据移动和计算在同一域，延迟可预测
  • 缺点：AIE的标量处理能力较弱，复杂的索引计算会浪费宝贵的MAC资源；AIE的内存有限，难以存储大的查找表

选项2：手工RTL（Verilog/VHDL）

  • 优点：极致的面积和时序控制
  • 缺点：开发周期长；难以维护；对算法工程师不友好

选择HLS的理由：

  1. 开发效率：算法工程师可以用C++表达索引重排逻辑，HLS工具自动综合为流水线状态机
  2. 可移植性：同一个C++内核可以通过不同的hls.cfg约束 targeting 不同速度的器件或调整pipeline深度
  3. 系统集成：Vitis工具链原生支持HLS内核（.xo文件），与AIE图、 host code 无缝集成
  4. 验证友好：可以使用C仿真（C-Simulation）快速验证算法正确性，再综合为硬件

时钟与性能目标

所有内核的目标时钟为 3.2ns（约312.5 MHz），在hls.cfg中通过clock=3.2ns约束。

这个时钟选择反映了Versal器件PL侧的典型工作频率。对于数据搬运和重排这类非计算密集型任务，312.5 MHz配合宽位宽的AXI-Stream（通常是512-bit或1024-bit）足以提供数GB/s的吞吐量，匹配AIE阵列的处理能力。

数据位宽与AXI接口策略

虽然配置文件中没有显式声明接口位宽，但从上下文推断：

  • AXI4-Stream接口：hls::stream<ap_axiu<512, 0, 0, 0>> 或类似，支持512-bit宽的数据流（16个cfloat复数样本）
  • AXI4-MM接口：m_axi端口支持DDR访问，突发长度（burst length）优化为最大化带宽利用率

设计考量：选择512-bit（而非更宽或更窄）的原因：

  • 匹配AIE的向量位宽（AIE支持512-bit SIMD操作）
  • 平衡资源消耗（更宽的数据通路消耗更多FIFO资源和布线资源）
  • 符合典型的DDR突发大小（64字节 = 512 bit）

子模块导航

本模块包含三个逻辑子模块，每个负责特定的数据流转换功能：

1. DMA数据搬运器（fft_dma_data_movers）

组件：pfa1008_dma_src（源）和 pfa1008_dma_snk（汇）

核心职责：建立DDR内存与PL/AIE之间的AXI4-Stream数据管道。源内核将DDR中的帧数据转换为连续的流；汇内核将处理完的流写回DDR。

详细文档：fft_dma_data_movers 子模块

2. 输入置换内核（fft_input_permutation_kernel）

组件：pfa1008_permute_i

核心职责：在数据进入AIE阵列之前，执行PFA算法要求的输入索引置换（Ruritanian映射）。将自然顺序的时域样本重新排列为互素分解所需的顺序，使AIE可以直接顺序读取并执行短长度DFT。

详细文档：fft_input_permutation_kernel 子模块

3. 输出置换内核（fft_output_permutation_kernel）

组件：pfa1008_permute_o

核心职责：在数据从AIE阵列输出之后，执行PFA算法的输出索引置换（CRT映射）。将AIE产生的频域数据重新排序为自然频率顺序，供下游处理或主机消费。

详细文档：fft_output_permutation_kernel 子模块

关键设计决策与权衡

决策1：在PL端执行重排 vs. 在AIE端执行重排

选择：在PL端（本HLS内核）执行索引重排。

权衡分析：

  • PL端优势：

    • AIE内核可以专注于纯DFT计算，代码更简单，性能更可预测
    • 可以利用PL的BRAM作为乒乓缓冲，实现流式重排而无停顿
    • HLS开发的索引逻辑比AIE汇编/C++更易维护和验证

  • PL端劣势：

    • 增加了PL资源消耗（LUT用于索引计算，BRAM用于缓冲）
    • 引入了额外的流水线延迟（latency）
    • 需要仔细处理AXI-Stream的握手信号，避免死锁

为什么这是正确的权衡：PFA 1008是一个演示/教程设计，目标是展示如何在Versal上协同使用PL和AIE。将数据预处理/后处理放在PL端，使AIE代码保持"纯计算"特性，更好地展示了异构计算的分层思想。

决策2：使用独立的Permute内核 vs. 与DMA合并

选择：将Permute逻辑与DMA逻辑分离为独立的内核。

权衡分析：

  • 分离优势：

    • 模块化：Permute逻辑可以独立开发、仿真和验证（如pfa1008_permute_i有独立的testbench和数据文件）
    • 可替换性：如果需要不同的重排算法（如不同的PFA变体），只需替换Permute内核，无需改动DMA
    • 流水化：独立内核之间通过FIFO自然形成流水线，HLS工具可以自动插入必要的缓冲

  • 分离劣势：

    • 资源开销：每个独立的HLS内核都会引入额外的AXI接口逻辑和控制器开销
    • 延迟增加：数据需要在Permute内核的本地缓冲中暂存（乒乓缓冲），增加了端到端延迟
    • 复杂度：多个内核之间的流控（TVALID/TREADY握手）需要仔细设计，避免气泡（bubble）

为什么这是正确的权衡：本模块属于"设计教程"性质（路径中包含Design_Tutorials），教学价值高于极致的性能优化。展示"如何将复杂的数据流分解为简单的、可验证的流水线阶段"是核心教学目标。此外，独立的Permute内核允许使用C仿真快速验证重排算法的正确性（对比Golden Reference数据），这在集成前至关重要。

决策3：HLS配置中的激进时序约束

观察：所有hls.cfg中设置 clock=3.2ns（312.5 MHz），并启用了 vivado.flow=impl（OOC实现）。

权衡分析：

  • 高速时钟优势：

    • 匹配AIE阵列的典型工作频率（300-500 MHz范围），避免跨时钟域（CDC）的复杂性
    • 更高的时钟频率意味着相同数据吞吐下可以使用更窄的数据位宽（但此处位宽固定为匹配AIE接口）

  • 高速时钟挑战：

    • 3.2ns在复杂逻辑（如索引计算的乘法/取模）下可能紧张，需要HLS工具插入多级流水线寄存器
    • OOC（Out-of-Context）实现意味着每个内核独立做布局布线，失去了与系统其他部分的协同优化机会，但换来了模块化的确定性

为什么这是正确的权衡：对于教程设计，确定性（determinism）比极致性能更重要。OOC流程确保每个HLS内核在集成前已经通过独立的Vivado实现验证时序收敛，避免了在全系统集成阶段出现时序违规的" surprises"。312.5 MHz是Versal PL侧保守但可靠的频率选择。

数据流端到端追踪

让我们跟随一个1008点复数样本的完整旅程：

阶段1：DDR到流（pfa1008_dma_src）

起点：主机通过XRT API分配DDR缓冲区，填充1008个复数样本（自然时域顺序）。

DMA源内核行为：

  1. 通过m_axi接口发起对DDR的突发读请求（burst read），通常突发长度为16或32拍，最大化DRAM带宽
  2. 将AXI4-MM的读数据转换为AXI4-Stream格式，添加TVALID和TLAST信号
  3. TLAST在每帧（1008个样本）的最后一个样本处拉高，通知下游帧边界
  4. 内部使用FIFO缓冲，平滑DDR访问的延迟抖动

输出：连续的字节流，样本按自然索引 \(n = 0, 1, 2, ..., 1007\) 顺序出现。

阶段2：输入置换（pfa1008_permute_i）

输入：自然顺序的流。

置换内核行为：

  1. 缓冲阶段：接收前若干个样本，填充内部的双缓冲（ping-pong buffer）之一。由于PFA的重排是全局的，可能需要接收完整帧或至少一个因子长度（如16、9或7）的样本组才能开始重排。
  2. 索引计算：根据PFA的互素映射公式，计算目标索引。对于1008点，这是三维到一维的线性化映射。
  3. 重排输出：从缓冲中按计算出的索引顺序读取样本，输出到AXI-Stream。此时样本顺序变为PFA处理所需的 \((n_2, n_1, n_0)\) 嵌套循环顺序。
  4. 流控处理：如果下游AIE暂时无法接收（TREADY拉低），Permute内核暂停读取缓冲，利用乒乓结构避免上游DMA停滞。

输出：重排后的流，样本顺序适配AIE的短长度DFT处理顺序。

阶段3：AIE阵列处理（外部模块）

涉及模块：prime_factor_fft_pipeline_graphs

行为简述：

  • 数据进入AIE阵列，经过三级短长度DFT处理：先处理因子7（DFT7），再处理因子9（DFT9），最后处理因子16（Radix-16）
  • 每级之间可能有额外的转置或缓冲
  • AIE内核使用其内部的VLIW和SIMD单元高效执行复数乘加

输出：频域数据流，但索引顺序仍是PFA内部表示，需要转回自然顺序。

阶段4：输出置换（pfa1008_permute_o）

输入：AIE输出的频域数据流（PFA内部索引顺序）。

行为：与 pfa1008_permute_i 对称，但应用逆映射或CRT映射。将PFA的内部多维索引映射回自然的一维频域索引 \(k = 0, 1, ..., 1007\)。

输出：自然顺序的频域样本流。

阶段5：流回DDR（pfa1008_dma_snk）

输入：自然顺序的频域流。

DMA汇内核行为：

  1. 接收AXI4-Stream数据，缓冲到内部FIFO
  2. 通过m_axi接口发起对DDR的突发写请求
  3. 处理写响应（write response），确保数据可靠写入
  4. 检测TLAST信号，识别帧结束，可选择性地中断主机（如使用中断信号）

终点：DDR缓冲区中存放着按自然频率顺序排列的1008点FFT结果，主机可以读取并进行后续处理。

新贡献者必读：陷阱与契约

1. 隐式契约：帧大小和TLAST对齐

陷阱：pfa1008_dma_src 假设每帧正好是1008个样本，并在第1008个样本处拉高TLAST。如果下游的pfa1008_permute_i因为某种原因（如边界条件处理错误）在接收到1008个样本前提前拉低TREADY导致丢数据，或者处理逻辑错误地认为帧大小是1024或其他值，整个流水线将出现帧失步（frame misalignment）。

后果：帧失步不会立即崩溃，而是静默地产生错误结果。FFT输出看起来"像是频谱"，但实际上每个频点都是错的。

契约：

  • 所有内核必须严格遵循1008样本/帧的约定
  • TLAST必须在样本计数模1008等于0时（即0, 1008, 2016...）精确拉高一个周期
  • 修改帧大小必须同步修改所有四个HLS内核的hls.cfg中的testbench参数和C++代码中的常量

2. 死锁风险：流控握手不匹配

陷阱：AXI4-Stream协议要求TVALID和TREADY握手。如果pfa1008_permute_i内部使用了乒乓缓冲，但逻辑错误地只在两个缓冲都满后才尝试输出，而上游DMA因为下游暂时不接收（TREADY低）已经停止发送，同时下游AIE因为没数据也停止拉取，就会形成循环依赖死锁。

具体场景：

  1. Permute_i 开始填充Ping缓冲
  2. 下游AIE暂时忙碌（TREADY低）
  3. Permute_i 转而填充Pong缓冲
  4. 两个缓冲都满了，Permute_i 停止接收上游数据（TREADY低）
  5. 上游DMA检测到TREADY低，停止发送
  6. 下游AIE处理完手头数据，拉高TREADY，但Permute_i 因为逻辑错误（如只在缓冲满后输出且未处理边界）不响应
  7. 死锁：系统停滞，无数据流动

防御措施：

  • 始终使用HLS的 DATAFLOW pragma，让工具自动管理流控和乒乓缓冲
  • 避免在代码中手动实现复杂的流控状态机，除非绝对必要
  • 在C仿真（C-Simulation）中使用大量随机延迟注入测试流控鲁棒性

3. 索引计算的数值精度

陷阱：pfa1008_permute_i 和 pfa1008_permute_o 涉及复杂的索引计算（模运算、乘法、加法）。如果代码中使用 int 类型计算中间结果，当 \(N = 1008\) 且涉及 \(N/N_i\)（如1008/7 = 144）的乘法时，虽然1008较小，但如果未来扩展到更大的FFT（如65536点），中间结果可能溢出32位整数。

更糟糕的情况：有符号整数溢出在C++中是未定义行为（Undefined Behavior），可能被编译器优化掉，导致运行时行为不可预测。

契约：

  • 索引计算使用 int64_t 或 ap_uint<64>（HLS任意精度类型）存储中间结果
  • 对常量表达式（如1008/7）使用编译期计算，避免运行时除法
  • 在HLS中使用 ap_int 或 ap_uint 明确指定位宽，而非依赖平台相关的 int

4. 测试数据与黄金参考（Golden Reference）失配

观察：在 pfa1008_permute_i 和 pfa1008_permute_o 的 hls.cfg 中，引用了外部数据文件：

tb.file=data/ss0_i.txt
tb.file=data/ss0_o.txt

陷阱：这些测试向量是特定于1008点PFA FFT的黄金参考数据。如果修改了置换算法（如修复了一个索引计算的bug），这些参考输出文件必须同步更新。如果忘记更新，C仿真会通过（因为对比的是旧的、错误的参考），但综合后的硬件将输出错误结果。

契约：

  • 任何对 permute_i.cpp 或 permute_o.cpp 的修改都必须重新生成黄金参考数据
  • 使用Python/MATLAB脚本自动生成参考数据，确保可重复性
  • 在CI/CD流程中加入检查：如果源文件修改时间晚于参考数据文件，报错提示更新

5. OOC（Out-of-Context）综合的接口契约

观察：hls.cfg 中启用了 vivado.flow=impl，这意味着每个HLS内核会独立进行综合和实现（OOC流程），生成 .xo 文件。

陷阱：OOC流程中，Vivado无法看到完整的系统上下文，只能基于内核的AXI接口约束进行时序优化。如果本模块的AXI-Stream接口协议（如TKEEP、TSTRB、TLAST的具体行为）与下游AIE图的期望稍有不同，在全系统链接时可能出现：

  • 协议转换器自动插入，增加延迟
  • 时序违例，因为OOC假设的时钟域与实际系统不同
  • 功能错误，如TLAST处理不一致导致帧边界识别错误

契约：

  • 严格遵循Xilinx AXI4-Stream规范，特别是TVALID/TREADY握手和TLAST的断言时机
  • 与AIE图设计者明确约定：数据宽度（512-bit）、是否使用TKEEP（通常全1）、TLAST的帧大小（1008样本）
  • 在OOC约束文件中显式声明接口延迟和时钟域，帮助Vivado做出正确的时序假设

总结：模块的核心价值

prime_factor_fft_hls_kernels 模块的价值不在于其代码的复杂性（实际上，这些都是相对标准的HLS数据搬运和重排逻辑），而在于其架构位置的策略性：

它填补了 "DDR的块访问语义" 与 "AIE的流处理语义" 之间的鸿沟，同时解决了 "自然顺序数据布局" 与 "PFA算法要求的互素索引布局" 之间的失配。

对于新加入团队的开发者，理解这个模块的关键是：不要把它看作独立的算法实现，而要把它看作AIE阵列的"输入输出适配器"和"数据格式转换器"。它的设计约束（时钟、接口协议、帧大小）完全由它所服务的AIE FFT内核决定，它的正确性也只有在完整的PFA流水线中才能被验证。

阅读本模块的代码时，建议始终带着两个问题：

  1. 这个数据在AIE眼中应该是什么样的顺序？（决定Permute的索引计算逻辑）
  2. AIE输出的数据应该如何被下游消费？（决定输出Permute的逆映射逻辑）

当你能够追踪一个样本从DDR的地址 \(addr\)，经过Permute的索引映射 \(n \rightarrow (n_2, n_1, n_0)\)，进入AIE的DFT计算，再经过逆映射回到DDR的另一个地址 \(addr'\) 的完整旅程时，你就真正理解了这个模块的设计意图。

On this page