Prime Factor FFT 系统集成模块 (prime_factor_fft_system_integration)

一句话概括

本模块实现了一个基于 素因子算法 (Prime Factor Algorithm, PFA) 的 1008 点 FFT 加速器，通过 HLS 实现的 PL 端数据重排核与 AIE 端的 DFT 计算核协同工作，在 Xilinx Versal 架构上实现了高吞吐量的频谱分析流水线。

问题空间：我们解决了什么？

背景：FFT 的算法选择困境

在数字信号处理中，FFT 的长度 \(N\) 往往受限于硬件资源的约束。传统的 库利-图基 (Cooley-Tukey) 混合基算法虽然通用，但在非 2 的幂次长度时需要复杂的旋转因子 (twiddle factor) 计算和存储。

素因子算法 (PFA) 提供了一种替代路径：当 \(N\) 可以分解为互素的因子 \(N = N_1 \times N_2 \times ... \times N_k\) 时，PFA 通过 古德-托马斯映射 (Good-Thomas mapping) 完全消除了级间旋转因子，将多维 DFT 分解为独立的低维 DFT 计算。

具体挑战：1008 点 FFT 的硬件实现

本模块针对 \(N = 1008\) 的特定场景：

这三个因子两两互素（7 是质数，9 是 \(3^2\)，16 是 \(2^4\)），完美符合 PFA 的应用条件。

核心挑战在于：

1. 数据重排的复杂性：PFA 要求输入/输出数据进行特定的索引映射（中国剩余定理相关的置换），这种重排无法通过简单的位反序实现
2. 跨域协作：PL (Programmable Logic) 端负责高吞吐量的数据搬运和重排，AIE (AI Engine) 端负责计算密集型的 DFT 运算，两者间的流式接口需要精确同步
3. 流水线平衡：三个 DFT 阶段（7 点、9 点、16 点）的计算吞吐量和延迟不同，需要通过转置 (transpose) 操作进行数据重排以匹配 AIE 的 SIMD 架构

心智模型：如何理解这个系统？

类比：多阶段货运枢纽

想象一个国际货运系统，需要将货物从始发地运送到目的地，中间经过三个不同规模的转运中心（类比 7 点、9 点、16 点 DFT）：

1. 装载码头 (DMA Source)：从仓库 (LPDDR) 提取标准集装箱，装载到卡车上
2. 入关检验 (Input Permute)：根据目的地国家的特殊要求，重新分拣集装箱内的货物顺序（这不是简单的倒序，而是基于数学映射的复杂重排）
3. 第一转运中心 (DFT-7)：7 条并行装配线，每条处理特定类型的货物转换
4. 中转调度 (Transpose-1)：将来自 7 条线的输出重新打包，准备送往下一阶段。这类似于将按"行"存储的数据转为按"列"存储，以便下一阶段的高效处理
5. 第二转运中心 (DFT-9)：9 条并行装配线
6. 再次中转 (Transpose-2)：再次重排，匹配下一阶段的需求
7. 第三转运中心 (DFT-16)：16 条并行装配线，规模最大
8. 出关检验 (Output Permute)：最终的货物顺序调整，恢复为标准格式
9. 卸载码头 (DMA Sink)：将集装箱送回仓库 (LPDDR)

关键洞察：在这个类比中，"转置"操作就像是改变货物的组织方式——从"按生产线分组"变为"按目的地分组"，这种重排本身不涉及货物的本质变换（就像转置不改变矩阵元素的值，只改变索引），但对于流水线的高效运转至关重要。

核心抽象层次

本模块采用 数据流架构 (Dataflow Architecture)，核心抽象包括：

架构详解与数据流

系统级架构图

端到端数据流详解

让我们追踪一个 1008 点 FFT 计算的完整生命周期：

阶段 1：数据入站 (Ingress) —— 从存储到流水线

起点：Host 应用已将时域数据写入 LPDDR 的特定缓冲区，格式为交织的复数样本（实部/虚部交替）。

DMA Source Kernel (pfa1008_dma_src):

• 通过 AXI4-Full 接口发起突发读请求 (burst read)，利用 512-bit 或更宽的数据总线最大化带宽
• 内部缓冲足够的数据后，通过两个 AXI4-Stream 通道（sig_o_0 和 sig_o_1）输出数据流
• 设计意图：将不规则的存储器访问模式（LPDDR 的页边界、刷新周期）平滑为连续的流式数据，解耦后续处理阶段的时序约束

Input Permutation Kernel (pfa1008_permute_i):

• 接收 DMA Source 的流式数据，执行 PFA 输入索引映射
• PFA 要求输入数据按照特定的数学规则重排：若原始索引为 \(n\)，重排后的索引由 Good-Thomas 映射决定，涉及中国剩余定理的计算
• 实现通常采用查找表 (LUT) 或数学公式实时计算，将样本路由到正确的输出位置
• 关键洞察：这不是简单的位反转 (bit-reversal)，而是基于数论的重排。对于 \(N=1008\)，输入数据被逻辑上视为 \(7 \times 9 \times 16\) 的三维数组，并按照特定维度顺序访问。

阶段 2：第一级 DFT —— 7 点变换

数据流：Permute_I Kernel 的输出通过 PLIO (Programmable Logic I/O) 接口直接连接到 AIE Array。

AIE DFT-7 Kernel:

• 每个 AIE 核执行 7 点 DFT 计算。由于 AIE 的 SIMD 向量处理能力（通常为 256-bit 或 512-bit 向量寄存器），单个周期可处理多个复数运算
• 输入数据在 7 点 DFT 内部经过蝴蝶操作 (butterfly operations) 和复数乘法（旋转因子已预先计算并存储在 AIE 的 tile memory 中）
• 计算特性：7 是质数，因此 7 点 DFT 无法进一步分解，属于"素点 DFT"，直接通过矩阵向量乘法实现

阶段 3：级间转置 —— 第一转置阶段

Transpose-1 Kernel (pfa1008_transpose1):

• 接收 DFT-7 的输出，执行 矩阵转置操作
• 数学意义：在 PFA 的多维分解中，完成第一维（7 点）的 DFT 后，需要将数据从"行优先"布局转换为"列优先"布局（或反之），以便下一维（9 点）的 DFT 能够连续访问所需的数据
• 硬件实现：通常使用双缓冲 (ping-pong buffer) 或行缓冲 (line buffer) 结构。数据按行写入，按列读出（或相反）
• 关键设计参数：考虑到 7 和 9 的维度大小，转置核需要维护足够深度的 FIFO 或缓冲，确保在输出第一列之前已经接收到足够多行的数据

阶段 4：第二级 DFT —— 9 点变换

数据流：转置后的数据再次通过 PLIO 进入 AIE Array。

AIE DFT-9 Kernel:

• 执行 9 点 DFT。9 是 \(3^2\)，虽然是合数，但在 PFA 框架中作为独立因子处理
• 由于 7 和 9 互素，PFA 保证了级间无需旋转因子乘法（这是 PFA 相对于混合基 FFT 的关键优势）
• AIE 核利用其向量处理单元，对 9 点 DFT 的蝴蝶网络进行 SIMD 优化

阶段 5：级间转置 —— 第二转置阶段

Transpose-2 Kernel (pfa1008_transpose2):

• 功能与 Transpose-1 类似，但处理的是从 9 点 DFT 输出到 16 点 DFT 输入的维度转换
• 维度从 \(7 \times 9\) 转换到引入 16 后的布局
• 缓冲策略：16 是 2 的幂，通常涉及更规则的地址模式，但转置操作本身仍需处理跨维度的数据重排

阶段 6：第三级 DFT —— 16 点变换

AIE DFT-16 Kernel:

• 执行 16 点 DFT。16 是 \(2^4\)，是典型的基数-2 FFT 友好长度
• 虽然是 PFA 的最后一级，但内部实现可能采用基-2 或基-4 蝴蝶网络，利用 AIE 的向量 shuffle 能力
• 输出为最终频域结果，但仍需经过输出置换以符合自然顺序

阶段 7：数据出站 (Egress) —— 从流水线到存储

Output Permutation Kernel (pfa1008_permute_o):

• 接收 DFT-16 的输出，执行 PFA 输出索引映射
• 与输入置换类似，但遵循 PFA 输出端的特定数学规则，将多维 DFT 结果映射回一维自然顺序的频谱
• 对于 \(N=1008\)，输出置换完成 \(7 \times 9 \times 16\) 三维结果到线性频谱索引的映射

DMA Sink Kernel (pfa1008_dma_snk):

• 接收 Permute_O 的流式输出，通过 AXI4-Full 接口执行突发写操作
• 将最终的频域数据写回 LPDDR 的指定缓冲区
• 反压处理：如果 AIE 流水线产生数据的速度快于 DMA 写入内存的速度，DMA Sink 通过 AXI4-Stream 的反压机制 (back-pressure) 向上游传递反压信号，自动降低整个流水线的吞吐量以匹配最慢的环节

设计决策与权衡分析

1. 算法选择：PFA vs. 混合基 FFT

选择的方案：素因子算法 (PFA)

权衡分析：

• 优势：

  • 级间无需旋转因子，减少了复数乘法运算量（约节省 15-20% 的乘法器资源）
  • 各 DFT 阶段完全独立，便于映射到 AIE 的分布式计算架构
  • 输入输出置换虽复杂，但可通过查找表高效实现

• 代价：

  • 输入/输出置换的硬件复杂度高于简单的位反序 (bit-reversal)
  • 仅适用于可分解为互素因子的 FFT 长度（1008 恰好满足）
  • 需要精心设计转置缓冲区的大小以匹配数据流速

未选择的替代方案：混合基 Cooley-Tukey FFT

• 虽然实现更通用（支持任意 2 的幂次），但需要存储和读取大量旋转因子
• 级间数据依赖更重，不利于 AIE 的多核并行

2. 架构分层：PL 重排 + AIE 计算

选择的方案：PL 端实现数据重排（Permute/Transpose），AIE 端实现 DFT 计算

权衡分析：

• PL 端重排的优势：

  • HLS 可以高效生成地址生成逻辑和流控制逻辑
  • 转置操作涉及复杂的地址计算（ stride 变化），PL 的可编程逻辑比 AIE 的 VLIW 架构更适合此类控制密集型任务
  • 通过 hls::stream 和 DATAFLOW pragma 实现流水线并行

• AIE 端计算的优势：

  • DFT 是计算密集型任务（复数乘法/加法），AIE 的 SIMD 向量单元和专用乘法器可以提供极高的 MAC 吞吐
  • AIE 的分布式内存架构允许每个 DFT 核独立访问其旋转因子表，避免存储器争用
  • 7/9/16 点 DFT 分别映射到不同的 AIE 核，天然实现任务级并行

未选择的替代方案：纯 PL 实现或纯 AIE 实现

• 纯 PL：DFT 计算需要大量 DSP slice，对于 1008 点 FFT 资源消耗过大
• 纯 AIE：数据重排涉及复杂的索引计算，AIE 的标量处理能力有限，效率不高

3. 转置策略：两级转置 vs. 单级大缓冲

选择的方案：两级转置（Transpose-1 在 DFT-7/9 之间，Transpose-2 在 DFT-9/16 之间）

权衡分析：

• 两级转置的优势：

  • 缓冲区大小优化：每次转置仅需处理当前阶段的数据维度，不需要一次性缓冲整个 1008 点数据集
  • 流水线级数平衡：转置操作本身构成独立的流水线级，可以与 DFT 计算重叠执行
  • 资源分布：两个较小的转置核比一个巨大的转置核更易于布局布线，且可以利用时钟域隔离

• 两级转置的代价：

  • 额外的流控制开销：两个转置核之间需要额外的 AXI4-Stream 接口
  • 延迟增加：数据需要经过更多的流水线级，端到端延迟略有增加（但吞吐量不受影响）

未选择的替代方案：单级大缓冲转置

• 理论上可以在 DFT-7 之前将所有数据读入一个巨大缓冲区，一次性完成所有维度转换
• 但这样需要缓冲 1008 个复数样本（假设 16-bit 实部+16-bit 虚部，约 4KB），且无法在接收数据的同时开始 DFT-7 计算，严重损害吞吐量

4. 流接口设计：双通道 (Ch 0/1) 架构

选择的方案：所有关键内核采用双 AXI4-Stream 通道（sig_i_0/sig_i_1 和 sig_o_0/sig_o_1）

权衡分析：

• 双通道的优势：

  • 吞吐匹配：AIE 的 PLIO 接口位宽通常为 64-bit 或 128-bit，单通道可能无法满足 AIE 计算核的峰值数据需求。双通道设计将带宽加倍，确保数据供给不成为瓶颈
  • 数据交织策略：两个通道可以分别承载奇偶样本，或分别承载实部和虚部，或简单地将连续样本交替分配。这种灵活性允许根据 DFT 核的内部数据格式进行优化
  • 流水线解耦：当后续级出现短暂反压时，双通道提供了更大的缓冲弹性，上游可以继续发送数据到另一个通道

• 双通道的代价：

  • 资源开销：每个 AXI4-Stream 接口都需要独立的 FIFO 缓冲、握手信号线和逻辑资源
  • 复杂性增加：Host 软件需要确保数据在两个通道间的正确交织，调试时更难追踪数据流
  • 布局约束：两个通道必须与 AIE 阵列的 PLIO 物理位置匹配，可能限制布局灵活性

未选择的替代方案：单宽通道或四通道

• 单宽通道：若将位宽加倍（如从 64-bit 增至 128-bit）可保持单通道语义，但 AXI4-Stream 的握手时序更难满足，且 AIE PLIO 的物理宽度通常固定为 64-bit
• 四通道：对于 1008 点 FFT，四通道会过度设计，增加不必要的资源和控制复杂度

5. 时钟域与性能优化

选择的方案：统一 312.5 MHz 时钟域，所有 PL 内核共享同一时钟

权衡分析：

• 统一时钟的优势：

  • 简化时序收敛：所有内核在同一时钟域，无需处理跨时钟域 (CDC) 的同步问题，避免亚稳态风险
  • 系统配置简洁：Vitis 的 system.cfg 中只需声明单一频率，连接性定义更简单
  • 资源预测明确：所有内核的吞吐量和延迟在同一时间基准下可预测，便于系统级性能建模

• 统一时钟的代价：

  • 并非每个核的最优频率：某些简单的转置核可能在更高频率下运行，而复杂的置换核可能难以在 312.5 MHz 闭合时序
  • 功耗：统一高频时钟意味着即使简单逻辑也在高速运行，增加了动态功耗

配置文件体现：

freqhz=312500000:dma_src.ap_clk,permute_i.ap_clk,transpose1.ap_clk,transpose2.ap_clk,permute_o.ap_clk,dma_snk.ap_clk

未选择的替代方案：多时钟域或异步设计

• 多时钟域：为不同内核组分配不同频率（如 DMA 用 400 MHz，转置用 300 MHz），通过 FIFO 进行跨时钟域桥接。这可以优化每个内核的时序，但增加了 CDC 验证的复杂度
• 异步设计：使用握手信号而非全局时钟，理论上可以获得更好的模块化，但在当前 HLS 工具链和 AIE 生态中支持有限

关键设计决策总结

子模块结构

本模块由三个逻辑子模块组成，分别负责数据流的不同阶段：

1. PL DMA 源端与汇聚端 (pl_dma_source_and_sink_endpoints)

负责与外部 LPDDR 存储器的高带宽数据交换：

• DMA Source：从 LPDDR 读取原始时域数据，注入处理流水线
• DMA Sink：将处理完成的频域数据写回 LPDDR

核心挑战：处理 AXI4-Full 突发传输的时序与 AXI4-Stream 流式接口的速率匹配，管理 DMA 描述符和主机同步。

2. 输入端重排流水线 (input_side_reordering_pipeline)

负责 FFT 输入端的复杂索引映射：

• Input Permutation：基于 Good-Thomas 映射的输入样本重排
• 流控制：管理到 AIE DFT-7 核的双通道数据流

核心挑战：实现复杂的模运算寻址（涉及中国剩余定理）的高吞吐量硬件，确保每个输出周期都能产生有效的重排地址。

3. 输出端重排流水线 (output_side_reordering_pipeline)

负责 FFT 输出端的数据重组和最终重排：

• Transpose-2 Kernel：第二级矩阵转置，处理 DFT-9 到 DFT-16 的数据重排
• Output Permutation Kernel：基于 PFA 输出映射的最终样本重排
• 到 DMA Sink 的接口：将重排后的数据流送至 DMA Sink 核

核心挑战：协调来自 DFT-16 的多个输出流，确保在最小缓冲需求下完成复杂的输出置换，同时保持与下游 DMA Sink 的时序同步。

依赖关系与系统集成

上游依赖（本模块依赖的其他模块）

本模块处于系统集成的末端，直接依赖主要包括：

下游依赖（依赖本模块的模块）

作为系统集成层的一部分，本模块主要被上层构建系统引用：

关键接口契约

本模块通过 system.cfg 定义了与 AIE 模块的关键接口契约：

# PL PERMUTE_I to AIE DFT-7:
sc = permute_i.sig_o_0:ai_engine_0.PLIO_dft7_i_0
sc = permute_i.sig_o_1:ai_engine_0.PLIO_dft7_i_1

# AIE DFT-7 TO PL TRANSPOSE1:
sc = ai_engine_0.PLIO_dft7_o_0:transpose1.sig_i_0
sc = ai_engine_0.PLIO_dft7_o_1:transpose1.sig_i_1

# ... (类似连接模式重复)

契约要点：

1. 双通道流：每个 PL↔AIE 连接使用两个独立的 AXI4-Stream 通道（_0 和 _1），确保带宽匹配
2. 命名约定：AIE 侧的 PLIO 命名遵循 PLIO_dft{7|9|16}_{i|o}_{0|1} 模式，明确标识连接的 DFT 阶段、方向和通道
3. 无反压丢失：AXI4-Stream 的 TREADY/TVALID 握手确保即使某一级暂时 stall，数据不会丢失，仅会阻塞上游

新贡献者须知：陷阱与最佳实践

常见陷阱

1. PFA 置换的数学误解

陷阱：将输入/输出置换简单理解为位反转 (bit-reversal)。

后果：生成的硬件会产生完全错误的频谱输出，且错误难以调试（输出看起来是"某种"频谱，只是频率 bins 完全错乱）。

正确理解：PFA 的置换基于 Good-Thomas 映射 和 中国剩余定理。对于 \(N = N_1 \times N_2\) 且 \(\gcd(N_1, N_2) = 1\)，输入索引 \(n\) 到二维索引 \((n_1, n_2)\) 的映射为：

其中 \(N_2^{-1}\) 是 \(N_2\) 模 \(N_1\) 的模逆元。

实践建议：修改置换逻辑前，务必先用 Python/MATLAB 验证索引映射算法的正确性，再将其转换为 HLS C++。

2. 转置核的缓冲区欠尺寸

陷阱：在 HLS 中为转置操作的行缓冲 (line buffer) 分配不足的深度。

后果：当输入数据率持续高于输出数据率时（或反之），缓冲区溢出，导致数据丢失或流协议违反 (TVALID 未握手时数据变化)。

正确理解：转置操作本质上是改变数据访问的模式——从按行读取转为按列写入（或相反）。对于 \(M \times N\) 矩阵的转置：

• 必须缓冲至少 \(M\) 行数据才能开始产生第一列输出
• 如果使用双缓冲 (ping-pong)，需要 \(2 \times M \times N\) 的存储
• 对于流式处理，行缓冲深度至少为 \(N\)（列数）

实践建议：在 HLS 中使用 hls::stream 时，通过 hls::stream<datatype, depth> 显式指定 FIFO 深度。使用 C/RTL Co-simulation 验证在各种数据速率模式下的行为。

3. AXI4-Stream 通道不对称

陷阱：修改了 PL 核使其在一个通道上产生数据，但忘记更新 system.cfg 中的连接，或 AIE 侧期望双通道数据。

后果：系统死锁 (deadlock)。AIE 核或 PL 核在一个通道上等待数据永远不到来，而另一个通道的数据不断堆积，最终触发 FIFO 满反压，整个流水线停滞。

正确理解：本系统的所有关键流接口都设计为 双通道 (dual-channel) 以匹配带宽需求。这包括：

• sig_o_0 / sig_o_1 (DMA Source → Permute I)
• permute_i.sig_o_0 / permute_i.sig_o_1 (Permute I → DFT-7)
• ai_engine_0.PLIO_dft7_o_0 / ai_engine_0.PLIO_dft7_o_1 (DFT-7 → Transpose-1)
• 以及后续所有级

实践建议：

• 永远不要只修改一个通道的连接或逻辑而不检查另一个
• 使用 Vitis Analyzer 或 Vivado 的 IP Integrator 可视化工具检查连接图，确保所有流接口都有明确的源和汇
• 在仿真中故意注入单通道数据，验证死锁检测和超时机制

4. HLS 接口协议不匹配

陷阱：在 HLS C++ 代码中为参数使用错误的接口 pragma，例如将应该使用 axis (AXI4-Stream) 的流数据端口声明为 ap_hs (handshake) 或 ap_vld (valid-only)。

后果：Vitis 链接阶段失败或生成的 RTL 与 system.cfg 中声明的 AXI4-Stream 连接不兼容，导致构建错误或运行时协议违反。

正确理解：在本系统中，PL 内核使用以下接口协议：

• AXI4-Stream (axis)：用于 PL↔PL 和 PL↔AIE 之间的流式数据传输。在 HLS 代码中声明为 hls::stream<datatype> 并配置 INTERFACE mode=axis。
• AXI4-Full (m_axi)：用于 DMA 核与 LPDDR 之间的高带宽存储器访问。声明为指针或数组，配置 INTERFACE mode=m_axi。
• AXI4-Lite (s_axilite)：可选，用于主机通过寄存器访问配置内核（本系统中主要由 DMA 控制）。

实践建议：

• 始终使用 hls::stream 模板类声明流数据，而不是原始指针加握手信号
• 在 HLS 配置中明确 flow_target=vitis，确保接口综合符合 Vitis 内核要求
• 使用 package.output.format=xo 生成 Vitis 可链接的内核对象文件

最佳实践指南

开发与调试工作流

1. C 仿真验证：在 HLS 中运行 C/RTL Co-simulation 前，确保 C 级仿真通过。使用 csim 验证功能正确性。

2. 分阶段集成：不要一次性集成所有内核。建议顺序：

   • 先单独验证 DMA Source → DMA Sink 的环路（确保存储器访问正确）
   • 加入 Permute I → DFT-7 → Transpose-1（验证第一级处理）
   • 逐步添加后续阶段

3. 使用 Vitis Analyzer：构建完成后，使用 vitis_analyzer 打开 .xclbin，检查：

   • 内核连接图是否与 system.cfg 一致
   • AXI4-Stream 的宽度匹配
   • 时钟域分配

4. 性能剖析：使用 Xilinx 的 profiling 工具测量：

   • 每个 PL 核的停滞 (stall) 周期数
   • AXI4-Stream 的带宽利用率
   • 端到端延迟和吞吐量

扩展与修改指南

添加新的转置阶段：

1. 分析新维度的因数分解（例如如果需要支持 1008 的其他分解方式）
2. 计算所需行缓冲深度 = 输入列数
3. 在 HLS 中使用双缓冲策略：hls::stream 配合 DATAFLOW pragma
4. 更新 system.cfg 添加新的 nk (new kernel) 和 sc (stream connect) 条目

修改置换模式：

1. 在 HLS C++ 中定位索引计算逻辑（通常在嵌套循环中）
2. 使用 Python/MATLAB 预先计算正确的索引映射表
3. 将索引表硬编码为 const int 数组或使用 ap_uint 进行计算
4. 特别注意：修改输入置换时，必须同步验证或修改输出置换，确保 PFA 的数学正确性

优化吞吐量：

1. 识别瓶颈：使用 profiling 工具找到停滞最严重的内核
2. 如果是 PL 核瓶颈：
   • 增加 ARRAY_PARTITION pragma 提高内存端口数
   • 展开 (UNROLL) 内层循环以降低 II
   • 增加 hls::stream 深度以缓冲突发流量
3. 如果是 AIE 核瓶颈：
   • 检查 AIE 核的代码，优化向量操作的使用
   • 考虑将单个 DFT 核拆分为多个并行核（需要重构数据流）

参考与关联文档

内部模块链接

• 父模块：AIE 设计系统集成 (AIE_Design_System_integration)
• 上游算法模块：
  • Prime Factor FFT HLS 内核 (prime_factor_fft_hls_kernels) — 本模块 HLS 核的源码定义
  • Prime Factor FFT 流水线图 (prime_factor_fft_pipeline_graphs) — AIE 端 DFT-7/9/16 核的定义和连接
• 兄弟模块：
  • FFT2D AIE vs HLS 扩展配置 (fft2d_aie_vs_hls_scaling_and_system_configs) — 本模块的扩展和变体

外部技术参考

• Xilinx 官方文档：

  • Vitis High-Level Synthesis User Guide (UG1399) — HLS pragma 和接口综合的权威参考
  • AI Engine Kernel and Graph Programming Guide (UG1076) — AIE 核编程和 PLIO 接口定义
  • Versal ACAP AI Engine Architecture Manual (AM020) — AIE 硬件架构细节

• 算法理论参考：

  • Good, I. J. (1958). "The interaction algorithm and practical Fourier analysis." Journal of the Royal Statistical Society. — PFA 的原始论文
  • Burrus, C. S. (1977). "Index mappings for multidimensional formulation of the DFT and convolution." IEEE Trans. on ASSP. — 索引映射和维数转换的理论基础

版本历史与维护记录

本文档由系统自动生成框架，核心技术分析基于 system.cfg 和 HLS 配置文件的深度解读。具体 HLS 核的内部实现细节（如置换算法的状态机、转置核的缓冲策略）请参阅各子模块的专项文档。